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Tecniche di simulazione: simulatori switch-level




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Tecniche di simulazione: simulatori switch-level


Tecniche di simulazione: simulatori switch-level Focalizziamo la nostra attenzione
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Tecniche di simulazione: simulatori switch-level




Focalizziamo la nostra attenzione sulle tecniche di simulazione utilizzate nella descrizione a livello transistor. Come già accennato, l'utilizzo del simulatore SPICE è inappropriato quando si ha a che fare con sistemi molto complessi, in quanto i tempi di calcolo sarebbero inaccettabili. Si utilizzano allora dei diversi simulatori detti switch level (a livello interruttore), che utilizzano un modello estremamente semplificato per il transistore MOS. Come mostrato in Figura 1.3, un MOS a canale n viene rappresentato mediante una semplice resistenza (R) ed un opportuno interruttore, che si chiude quando il segnale di ingresso sulla gate assume il livello logico alto. Notiamo, quindi, che il risultato delle simulazioni non saranno delle forme d'onda continue nel tempo, ma soltanto dei livelli logici alti e bassi. Per quanto riguarda, invece, la capacità di gate essa viene considerata come una capacità costante pari a: C= COX ·W·L.





Fig. 1.3 - Schematizzazione di un MOS in un simulatore switch-level



Resta da stabilire il valore della resistenza R con cui si sostituisce il nostro transistore. Si considera un circuito di test particolarmente semplice quale un invertitore CMOS, con un segnale d'ingresso ideale, che pilota una capacità di valore assegnato (Fig. 1.4). A questo punto effettuiamo una misura del tempo di propagazione oppure eseguiamo una simulazione con SPICE di questo semplice circuito utilizzando il modello più accurato che disponiamo per questo transistore MOS (portando quindi in conto anche gli effetti del secondo ordine), e valutiamo i tempi tplh e tphl






Fig. 1.4 - Circuito di test: invertitore CMOS che pilota una capacità



Valutiamo poi i ritardi che si ottengono quando simuliamo questo circuito sostituendo ai MOSFET un interruttore ed una resistenza (Fig. 1.5). Ad esempio, consideriamo il tempo tphl (cioè il tempo necessario a scaricare la capacità dal valore iniziale Vdd al valore Vdd ; nella transizione basso-alto dell'ingresso il PMOS rimane interdetto (l interruttore è off), mentre per 1'NMOS l'interruttore si chiude al tempo t=0. La capacità è inizialmente carica alla tensione di alimentazione Vdd; l'evoluzione della tensione d'uscita nel tempo è data da:



v(t) = Vdd e - t / (Rn C)



Osserviamo però che il valore corretto del tphl  è quello che abbiamo ottenuto dalle simulazioni

SPICE (o da misure). Da ciò si deduce che per la nostra simulazione switch-level è necessario scegliere:



tphl     

R n C



dove il tphl è quello corretto (ottenuto con SPICE o da misure). In qualche modo questo valore di Rn rappresenta una scheda .MODEL ipersempliflicata del nostro simulatore switch-level. Tale resistenza, ovviamente, non sarà uguale per tutti gli NMOS presenti nel circuito, in quanto è inversamente proporzionale al fattore W L del transistore in esame. Al nostro simulatore switch- level bisognerà dunque indicare, per ogni transistore, il rapporto W L ed il relativo valore di Rn. Un discorso perfettamente analogo può essere fatto per il PMOS, cioè la resistenza Rp sarà legata al tplh dalla relazione:




tplh  

R p C



Possiamo provare a determinare una stima del valore Rn conoscendo le caratteristiche del nostro transistore. Consideriamo il nostro circuito di test (Fig 1.4) in cui l'ingresso a t=0 si porta istantaneamente da 0V alla tensione di alimentazione Vdd. La capacità di carico C si scaricherà secondo la legge imposta dalla caratteristica i-v dell' NMOS (Fig. 1.6).





Fig.1.5 - Circuito di test: schematizzazione switch-level





 



Fig.1.6 - Circuito di test e caratteristica i-v dell'NMOS



Possiamo approssimativamente considerare che fra Vdd e Vdd/2 il transistore sia sempre in pinch-off (anche se in realtà non e cosi); inoltre, possiamo approssimativamente considerare il modello del 1° ordine di SPICE. Indichiamo con Isat 1a corrente che passa attraverso l'NMOS in questa fase di scarica; essa sarà data da:


I sat = K n Vdd   Vt



In generale, per quanto riguarda la capacità, sappiamo che:



 


 
i C dv C v

dt                  t

dove, essendo la corrente costante, possiamo considerare al posto dei differenziali (dv e dt) le differenze v e t). Si ha pertanto:



t phl

Vdd Vdd


 
C

  I sat

V 2


 

dd

 
= C

Isat



Introducendo tale espressione di tphl in quella di Rn, si ottiene:


R n

Vdd


 
I sat



Osserviamo come il valore di tale resistenza non dipende, ovviamente, dalla capacità di carico: inoltre, essa è funzione, non solo delle dimensioni del transistor, ma anche della tensione di alimentazione (sia perché c'è Vdd a numeratore sia perché Isat dipende da Vdd

Quindi se dobbiamo simulare un circuito col nostro simulatore switch-level per diversi valori della tensione di alimentazione dovremo calcolare diversi valori delle resistenze Rn e  Rp

Utilizzare un modello semplificato del transistore significa graficamente che, anziché fare riferimento alla caratteristica effettiva dell'NMOS si considera una caratteristica lineare (Fig. 1. ), di cui Rn ne rappresenta la pendenza. Il valore di corrente che si ha per v=Vdd è proprio pari a 1.4Isat. Se andiamo a valutare ciò che accade durante il transitorio, nel nostro modello semplificato con Rn, ci sarà un intervallo di tempo in cui sovrastimiamo la corrente ed un altro in cui la sottostimiamo. Ad ogni modo, il valore di Rn è scelto in modo tale che il tempo di propagazione è lo stesso in entrambi i casi.


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